Laporan Akhir 1

Percobaan 1 J-K Flip Flop dan D Flip Flop

[KEMBALI KE MENU SEBELUMNYA]

DAFTAR ISI

1. Jurnal

2. Alat dan Bahan

3. Video Percobaan

4. Analisa

5. Link Download

1. Jurnal [Kembali]

2. Alat dan Bahan [Kembali]

                                      

Gambar Module D'Lorenzo

Gambar  Jumper

    1. Panel DL 2203C.

    2. Panel DL 2203D.

    3. Panel DL 2203S.

    4. Jumper

3. Video Percobaan [Kembali]

4. Analisa [Kembali]

1. Bagaimana jika B0 dan B1 sama sama diberi logika 0, apa yang terjadi pada rangkaian?

    Jawab :

        B0 dan B1 pada rangkaian masing-masing dihubungkan pada kaki R dan S. Ketika B0 dan B1 diberi logika 0 sesuai percobaan yang dilakukan maka hasil dari output J-K flip flop dan D flip flop baik Q dan Q' akan aktif (berlogika 1). Hal ini dikarenakan pada rangkaian flip flop ini bersifat aktif low yang akan aktif pada saat input R dan S berlogika rendah (logika 0). Pada kondisi ini, karena nilai Q dan Q' = 1 (sama), maka kondisi ini disebut kondisi terlarang.

2. Bagaimana jika B3 diputuskan/tidak dihubungkan pada rangkaian apa yang terjadi pada rangkaian?

    Jawab :

        Pada percobaan, B3 dihubungkan pada input clock di J-K flip flop karena bersifat aktif low, J-K flip flop akan aktif jika pada RS diberi input berlogika rendah (berlogika 0). Saat input B0 dan B1 diberikan logika 0 (flip flop aktif) karena R dan S diberi input low, maka kaki B3 bersifat don't care atau tidak mmemperngaruhi output. Output didapatkan dengan mengaktifkan logika input R dan S. Sedangkan saat flip flop tidak aktif karena logika input RS yang diberikan logika 1 maka B3 yang terhubung pada clock akan mempengaruhi output jika B3 diputuskan/tidak dihubungkan, maka clock tidak berfungsi dan output pada Q dan Q' akan menampilkan output sebelumnya.

3. Jelaskan apa yang dimaksud kondisi toogle, kondisi not change, dan kondisi terlarang pada flip flop!

    Jawab :

- Kondisi Toogle

    Kondisi ini ketika semua input berlogika 1 dan imput clock diberikan clock. Kondisi ini yaitu output berubah-ubah dari 0 ke 1 dan sebaliknya sesuai clock.

- Not Change

    Kondisi dimana output yang dihasilkan pada flip flop tidak menunjukkan perubahan (tetap) setelah melakukan variasi input selanjutnya pada kaki J-K atau RS. Biasanya kondisi ini didapatkan pada saat logika input yang diberikan sama dan mempperlihatkan karakteristik flip flopnya.

- Kondisi Terlarang

    Kondisi dimana output Q dan Q' pada RS flip flop sama sama berlogika 1.

5. Link Download [Kembali]

Download file HTML [disini]

Download file video percobaan [disini]

Download datasheet J-K Flip Flop [disini]

Download datasheet D Flip Flop [disini]